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Fitter report for nobugCPU
Tue Jul 06 18:52:35 2021
Quartus II Version 9.1 Build 222 10/21/2009 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Pin-Out File
6. Fitter Resource Usage Summary
7. Input Pins
8. Output Pins
9. All Package Pins
10. I/O Standard
11. Dedicated Inputs I/O
12. Output Pin Default Load For Reported TCO
13. Fitter Resource Utilization by Entity
14. Control Signals
15. Global & Other Fast Signals
16. Non-Global High Fan-Out Signals
17. Interconnect Usage Summary
18. LAB External Interconnect
19. LAB Macrocells
20. Parallel Expander
21. Shareable Expander
22. Logic Cell Interconnection
23. Fitter Device Options
24. Fitter Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2009 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+------------------------------------------------------------------+
; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Tue Jul 06 18:52:35 2021 ;
; Quartus II Version ; 9.1 Build 222 10/21/2009 SJ Full Version ;
; Revision Name ; nobugCPU ;
; Top-level Entity Name ; nobugCPU ;
; Family ; MAX7000S ;
; Device ; EPM7128SLC84-15 ;
; Timing Models ; Final ;
; Total macrocells ; 41 / 128 ( 32 % ) ;
; Total pins ; 48 / 68 ( 71 % ) ;
+-----------------------+------------------------------------------+
+--------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+-----------------+---------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+-----------------+---------------+
; Device ; EPM7128SLC84-15 ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Use Best Effort Settings for Compilation ; Off ; Off ;
+----------------------------------------------------------------------------+-----------------+---------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 4 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 1 ;
; ; ;
; Usage by Processor ; % Time Used ;
; 1 processor ; 100.0% ;
; 2-4 processors ; 0.0% ;
+----------------------------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Users/Administrator/Desktop/nobugCPU/nobugCPU.pin.
+-------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------+-------------------+
; Resource ; Usage ;
+-----------------------------------+-------------------+
; Logic cells ; 41 / 128 ( 32 % ) ;
; Registers ; 3 / 128 ( 2 % ) ;
; Number of pterms used ; 132 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 48 / 68 ( 71 % ) ;
; -- Clock pins ; 2 / 2 ( 100 % ) ;
; -- Dedicated input pins ; 2 / 2 ( 100 % ) ;
; Global signals ; 2 ;
; Shareable expanders ; 1 / 128 ( < 1 % ) ;
; Parallel expanders ; 10 / 120 ( 8 % ) ;
; Cells using turbo bit ; 41 / 128 ( 32 % ) ;
; Maximum fan-out node ; SW[1] ;
; Maximum fan-out ; 39 ;
; Highest non-global fan-out signal ; SW[1] ;
; Highest non-global fan-out ; 39 ;
; Total fan-out ; 420 ;
; Average fan-out ; 4.67 ;
+-----------------------------------+-------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; I/O Standard ; Location assigned by ;
+-------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; C ; 2 ; -- ; -- ; 1 ; 0 ; no ; no ; TTL ; User ;
; CLR ; 1 ; -- ; -- ; 5 ; 0 ; yes ; no ; TTL ; User ;
; IR[4] ; 8 ; -- ; 1 ; 25 ; 0 ; no ; no ; TTL ; User ;
; IR[5] ; 9 ; -- ; 1 ; 25 ; 0 ; no ; no ; TTL ; User ;
; IR[6] ; 10 ; -- ; 1 ; 27 ; 0 ; no ; no ; TTL ; User ;
; IR[7] ; 11 ; -- ; 1 ; 26 ; 0 ; no ; no ; TTL ; User ;
; MF ; 55 ; -- ; 6 ; 1 ; 0 ; no ; no ; TTL ; User ;
; PULSE ; 61 ; -- ; 6 ; 2 ; 0 ; no ; no ; TTL ; User ;
; SW[1] ; 4 ; -- ; 1 ; 39 ; 0 ; no ; no ; TTL ; User ;
; SW[2] ; 5 ; -- ; 1 ; 39 ; 0 ; no ; no ; TTL ; User ;
; SW[3] ; 6 ; -- ; 1 ; 39 ; 0 ; no ; no ; TTL ; User ;
; T3 ; 83 ; -- ; -- ; 2 ; 0 ; yes ; no ; TTL ; User ;
; W[1] ; 12 ; -- ; 1 ; 22 ; 0 ; no ; no ; TTL ; User ;
; W[2] ; 15 ; -- ; 2 ; 30 ; 0 ; no ; no ; TTL ; User ;
; W[3] ; 16 ; -- ; 2 ; 12 ; 0 ; no ; no ; TTL ; User ;
; Z ; 84 ; -- ; -- ; 1 ; 0 ; no ; no ; TTL ; User ;
+-------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Output Register ; Slow Slew Rate ; Open Drain ; TRI Primitive ; I/O Standard ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
; AAAA ; 17 ; -- ; 2 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; ABUS ; 40 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; ARINC ; 24 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; CIN ; 33 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; DRW ; 20 ; -- ; 2 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; LAR ; 25 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; LDC ; 31 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; LDZ ; 30 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; LIR ; 29 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; LONG ; 46 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; LPC ; 22 ; -- ; 2 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; M ; 39 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; MBUS ; 44 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; MEMW ; 27 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; PCADD ; 18 ; -- ; 2 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; PCINC ; 21 ; -- ; 2 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; SBUS ; 41 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; SELCTL ; 52 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; SEL[0] ; 48 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; SEL[1] ; 49 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; SEL[2] ; 50 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; SEL[3] ; 51 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; SHORT ; 45 ; -- ; 5 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; STOP ; 28 ; -- ; 3 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; S[0] ; 34 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; S[1] ; 35 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; S[2] ; 36 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; S[3] ; 37 ; -- ; 4 ; no ; no ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
+-------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; 1 ; 0 ; -- ; CLR ; input ; TTL ; ; Y ;
; 2 ; 1 ; -- ; C ; input ; TTL ; ; Y ;
; 3 ; 2 ; -- ; VCCINT ; power ; ; 5.0V ; ;
; 4 ; 3 ; -- ; SW[1] ; input ; TTL ; ; Y ;
; 5 ; 4 ; -- ; SW[2] ; input ; TTL ; ; Y ;
; 6 ; 5 ; -- ; SW[3] ; input ; TTL ; ; Y ;
; 7 ; 6 ; -- ; GND ; gnd ; ; ; ;
; 8 ; 7 ; -- ; IR[4] ; input ; TTL ; ; Y ;
; 9 ; 8 ; -- ; IR[5] ; input ; TTL ; ; Y ;
; 10 ; 9 ; -- ; IR[6] ; input ; TTL ; ; Y ;
; 11 ; 10 ; -- ; IR[7] ; input ; TTL ; ; Y ;
; 12 ; 11 ; -- ; W[1] ; input ; TTL ; ; Y ;
; 13 ; 12 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 14 ; 13 ; -- ; TDI ; input ; TTL ; ; N ;
; 15 ; 14 ; -- ; W[2] ; input ; TTL ; ; Y ;
; 16 ; 15 ; -- ; W[3] ; input ; TTL ; ; Y ;
; 17 ; 16 ; -- ; AAAA ; output ; TTL ; ; Y ;
; 18 ; 17 ; -- ; PCADD ; output ; TTL ; ; Y ;
; 19 ; 18 ; -- ; GND ; gnd ; ; ; ;
; 20 ; 19 ; -- ; DRW ; output ; TTL ; ; Y ;
; 21 ; 20 ; -- ; PCINC ; output ; TTL ; ; Y ;
; 22 ; 21 ; -- ; LPC ; output ; TTL ; ; Y ;
; 23 ; 22 ; -- ; TMS ; input ; TTL ; ; N ;
; 24 ; 23 ; -- ; ARINC ; output ; TTL ; ; Y ;
; 25 ; 24 ; -- ; LAR ; output ; TTL ; ; Y ;
; 26 ; 25 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 27 ; 26 ; -- ; MEMW ; output ; TTL ; ; Y ;
; 28 ; 27 ; -- ; STOP ; output ; TTL ; ; Y ;
; 29 ; 28 ; -- ; LIR ; output ; TTL ; ; Y ;
; 30 ; 29 ; -- ; LDZ ; output ; TTL ; ; Y ;
; 31 ; 30 ; -- ; LDC ; output ; TTL ; ; Y ;
; 32 ; 31 ; -- ; GND ; gnd ; ; ; ;
; 33 ; 32 ; -- ; CIN ; output ; TTL ; ; Y ;
; 34 ; 33 ; -- ; S[0] ; output ; TTL ; ; Y ;
; 35 ; 34 ; -- ; S[1] ; output ; TTL ; ; Y ;
; 36 ; 35 ; -- ; S[2] ; output ; TTL ; ; Y ;
; 37 ; 36 ; -- ; S[3] ; output ; TTL ; ; Y ;
; 38 ; 37 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 39 ; 38 ; -- ; M ; output ; TTL ; ; Y ;
; 40 ; 39 ; -- ; ABUS ; output ; TTL ; ; Y ;
; 41 ; 40 ; -- ; SBUS ; output ; TTL ; ; Y ;
; 42 ; 41 ; -- ; GND ; gnd ; ; ; ;
; 43 ; 42 ; -- ; VCCINT ; power ; ; 5.0V ; ;
; 44 ; 43 ; -- ; MBUS ; output ; TTL ; ; Y ;
; 45 ; 44 ; -- ; SHORT ; output ; TTL ; ; Y ;
; 46 ; 45 ; -- ; LONG ; output ; TTL ; ; Y ;
; 47 ; 46 ; -- ; GND ; gnd ; ; ; ;
; 48 ; 47 ; -- ; SEL[0] ; output ; TTL ; ; Y ;
; 49 ; 48 ; -- ; SEL[1] ; output ; TTL ; ; Y ;
; 50 ; 49 ; -- ; SEL[2] ; output ; TTL ; ; Y ;
; 51 ; 50 ; -- ; SEL[3] ; output ; TTL ; ; Y ;
; 52 ; 51 ; -- ; SELCTL ; output ; TTL ; ; Y ;
; 53 ; 52 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 54 ; 53 ; -- ; RESERVED ; ; ; ; ;
; 55 ; 54 ; -- ; MF ; input ; TTL ; ; Y ;
; 56 ; 55 ; -- ; RESERVED ; ; ; ; ;
; 57 ; 56 ; -- ; RESERVED ; ; ; ; ;
; 58 ; 57 ; -- ; RESERVED ; ; ; ; ;
; 59 ; 58 ; -- ; GND ; gnd ; ; ; ;
; 60 ; 59 ; -- ; RESERVED ; ; ; ; ;
; 61 ; 60 ; -- ; PULSE ; input ; TTL ; ; Y ;
; 62 ; 61 ; -- ; TCK ; input ; TTL ; ; N ;
; 63 ; 62 ; -- ; RESERVED ; ; ; ; ;
; 64 ; 63 ; -- ; RESERVED ; ; ; ; ;
; 65 ; 64 ; -- ; RESERVED ; ; ; ; ;
; 66 ; 65 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 67 ; 66 ; -- ; RESERVED ; ; ; ; ;
; 68 ; 67 ; -- ; RESERVED ; ; ; ; ;
; 69 ; 68 ; -- ; RESERVED ; ; ; ; ;
; 70 ; 69 ; -- ; RESERVED ; ; ; ; ;
; 71 ; 70 ; -- ; TDO ; output ; TTL ; ; N ;
; 72 ; 71 ; -- ; GND ; gnd ; ; ; ;
; 73 ; 72 ; -- ; RESERVED ; ; ; ; ;
; 74 ; 73 ; -- ; RESERVED ; ; ; ; ;
; 75 ; 74 ; -- ; RESERVED ; ; ; ; ;
; 76 ; 75 ; -- ; RESERVED ; ; ; ; ;
; 77 ; 76 ; -- ; RESERVED ; ; ; ; ;
; 78 ; 77 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 79 ; 78 ; -- ; RESERVED ; ; ; ; ;
; 80 ; 79 ; -- ; RESERVED ; ; ; ; ;
; 81 ; 80 ; -- ; RESERVED ; ; ; ; ;
; 82 ; 81 ; -- ; GND ; gnd ; ; ; ;
; 83 ; 82 ; -- ; T3 ; input ; TTL ; ; Y ;
; 84 ; 83 ; -- ; Z ; input ; TTL ; ; Y ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+--------------------------------------------------------------------------------------------------+
; I/O Standard ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL ; - ; 4 ; 0 ; 0 ; 4 ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
+--------------------------------------------------------------------+
; Dedicated Inputs I/O ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; C ; 2 ; Input ; -- ; TTL ; - ; 0 mA ;
; CLR ; 1 ; Input ; -- ; TTL ; - ; 0 mA ;
; T3 ; 83 ; Input ; -- ; TTL ; - ; 0 mA ;
; Z ; 84 ; Input ; -- ; TTL ; - ; 0 mA ;
+------+-------+-------+-------+--------------+------------+---------+
+-----------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+--------------+-------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+--------------+-------+------------------------+
; 3.3-V LVTTL ; 10 pF ; Not Available ;
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
; TTL ; 10 pF ; Not Available ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+------------+------+---------------------+--------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ; Library Name ;
+----------------------------+------------+------+---------------------+--------------+
; |nobugCPU ; 41 ; 48 ; |nobugCPU ; work ;
+----------------------------+------------+------+---------------------+--------------+
+---------------------------------------------------------------------------------------------+
; Control Signals ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; CLR ; PIN_1 ; 5 ; Async. clear ; yes ; On ; -- ;
; CLR ; PIN_1 ; 5 ; Preset ; no ; -- ; -- ;
; MF ; PIN_55 ; 1 ; Clock ; no ; -- ; -- ;
; T3 ; PIN_83 ; 2 ; Clock ; yes ; On ; -- ;
+------+----------+---------+--------------+--------+----------------------+------------------+
+---------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; CLR ; PIN_1 ; 5 ; On ; -- ;
; T3 ; PIN_83 ; 2 ; On ; -- ;
+------+----------+---------+----------------------+------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------+-----------------+
; Name ; Fan-Out ;
+---------------+-----------------+
; SW[3] ; 39 ;
; SW[2] ; 39 ;
; SW[1] ; 39 ;
; ST0 ; 37 ;
; ST1 ; 36 ;
; W[2] ; 30 ;
; IR[6] ; 27 ;
; IR[7] ; 26 ;
; IR[5] ; 25 ;
; IR[4] ; 25 ;
; W[1] ; 22 ;
; W[3] ; 12 ;
; EN_INT ; 9 ;
; INT~13 ; 3 ;
; PULSE ; 2 ;
; SBUS~21 ; 1 ;
; MF ; 1 ;
; Z ; 1 ;
; C ; 1 ;
; SBUS~20 ; 1 ;
; INT~5sexpand1 ; 1 ;
; S~36 ; 1 ;
; ABUS~9 ; 1 ;
; M~11 ; 1 ;
; S~33 ; 1 ;
; DRW~27 ; 1 ;
; SELCTL~11 ; 1 ;
; STOP~9 ; 1 ;
; ST1~15 ; 1 ;
; S~32 ; 1 ;
; ABUS~8 ; 1 ;
; M~10 ; 1 ;
; S~26 ; 1 ;
; DRW~26 ; 1 ;
; S~20 ; 1 ;
; S~16 ; 1 ;
; LDC~5 ; 1 ;
; LDZ~7 ; 1 ;
; MBUS~5 ; 1 ;
; SEL~31 ; 1 ;
; CIN~2 ; 1 ;
; SELCTL~10 ; 1 ;
; SEL~25 ; 1 ;
; SHORT~8 ; 1 ;
; DRW~16 ; 1 ;
; SBUS~17 ; 1 ;
; PCADD~6 ; 1 ;
; STOP~8 ; 1 ;
; LPC~8 ; 1 ;
; DRW~34 ; 1 ;
+---------------+-----------------+
+------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-------------------+
; Output enables ; 0 / 6 ( 0 % ) ;
; PIA buffers ; 45 / 288 ( 16 % ) ;
; PIAs ; 58 / 288 ( 20 % ) ;
+----------------------------+-------------------+
+----------------------------------------------------------------------------+
; LAB External Interconnect ;
+----------------------------------------------+-----------------------------+
; LAB External Interconnects (Average = 7.25) ; Number of LABs (Total = 4) ;
+----------------------------------------------+-----------------------------+
; 0 - 1 ; 4 ;
; 2 - 3 ; 0 ;
; 4 - 5 ; 0 ;
; 6 - 7 ; 0 ;
; 8 - 9 ; 0 ;
; 10 - 11 ; 0 ;
; 12 - 13 ; 2 ;
; 14 - 15 ; 1 ;
; 16 - 17 ; 0 ;
; 18 - 19 ; 1 ;
+----------------------------------------------+-----------------------------+
+----------------------------------------------------------------------+
; LAB Macrocells ;
+----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 5.13) ; Number of LABs (Total = 4) ;
+----------------------------------------+-----------------------------+
; 0 ; 4 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 2 ;
+----------------------------------------+-----------------------------+
+---------------------------------------------------------+
; Parallel Expander ;
+--------------------------+------------------------------+
; Parallel Expander Length ; Number of Parallel Expanders ;
+--------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 8 ;
; 2 ; 1 ;
+--------------------------+------------------------------+
+-------------------------------------------------------------------------------+
; Shareable Expander ;
+-------------------------------------------------+-----------------------------+
; Number of shareable expanders (Average = 0.13) ; Number of LABs (Total = 1) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 7 ;
; 1 ; 1 ;
+-------------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; B ; LC25 ; IR[4], IR[7], SW[3], SW[1], SW[2], ST0, IR[5], IR[6], ST1, W[1], EN_INT, MF, CLR ; EN_INT, AAAA, INT~13, SEL~25, SEL~31, SELCTL~11, ABUS~9, DRW~26, DRW~27 ;
; B ; LC28 ; T3, CLR, W[1], SW[1], SW[2], ST0, SW[3], ST1, W[2] ; SEL~16, LONG~5, EN_INT, ST0, ARINC~3, LAR~10, MEMW~8, SEL~21, ST1, DRW~14, LPC~8, STOP~8, PCADD~6, SBUS~17, DRW~16, SHORT~8, SEL~25, CIN~2, SEL~31, MBUS~5, LDZ~7, LDC~5, S~16, S~20, DRW~26, S~26, M~10, ABUS~8, S~32, ST1~15, STOP~9, SELCTL~11, DRW~27, S~33, M~11, ABUS~9, S~36 ;
; B ; LC29 ; PULSE, EN_INT, INT~13, INT~5sexpand1, CLR ; INT~13, ST1, ST1~15 ;
; B ; LC23 ; T3, CLR, ST1~15, IR[4], SW[3], SW[1], SW[2], ST0, IR[5], W[2], INT~13, ST1, W[3], IR[7], IR[6] ; SEL~16, LONG~5, EN_INT, ST0, LAR~10, MEMW~8, SEL~21, ST1, DRW~14, LPC~8, STOP~8, PCADD~6, SBUS~17, DRW~16, SHORT~8, SEL~25, CIN~2, SEL~31, MBUS~5, LDZ~7, LDC~5, S~16, S~20, DRW~26, S~26, M~10, ABUS~8, S~32, ST1~15, STOP~9, SELCTL~11, DRW~27, S~33, M~11, ABUS~9, S~36 ;
; B ; LC19 ; W[1], ST1, SW[3], SW[1], SW[2], ST0, W[2] ; PCINC, DRW~27 ;
; B ; LC17 ; W[3], IR[6], IR[5], IR[4], IR[7], SW[3], SW[1], SW[2], ST0, ST1, W[1], W[2] ; LPC ;
; B ; LC24 ; W[2], C, IR[5], IR[6], IR[4], IR[7], ST1, SW[3], SW[1], SW[2], ST0, Z ; PCADD ;
; B ; LC27 ; SBUS~20, W[1], SW[3], SW[1], SW[2], ST1, W[2], ST0 ; SBUS~21 ;
; B ; LC21 ; DRW~27, W[2], IR[7], IR[6], IR[4], IR[5], ST0, ST1, SW[1], SW[2], EN_INT, W[1], SW[3] ; DRW ;
; B ; LC22 ; SW[3], SW[1], SW[2], ST0, IR[6], W[2], INT~13, ST1, IR[7] ; ST1 ;
; B ; LC20 ; DRW~14, W[3], IR[7], IR[6], IR[4], IR[5], ST0, ST1, SW[3], SW[1], SW[2], W[2], EN_INT, W[1] ; DRW~26 ;
; B ; LC26 ; W[2], SW[3], SW[1], SW[2] ; SBUS~17 ;
; C ; LC38 ; W[1], ST1, SW[3], SW[1], SW[2], ST0 ; LIR ;
; C ; LC46 ; ST0, SW[1], SW[2], SW[3], W[1] ; ARINC ;
; C ; LC45 ; W[1], SW[3], SW[1], SW[2], ST0, W[2], IR[4], IR[7], ST1, IR[5], IR[6] ; LAR ;
; C ; LC43 ; ST0, SW[3], W[1], SW[1], SW[2], IR[4], IR[7], ST1, IR[5], IR[6], W[3] ; MEMW ;
; C ; LC40 ; STOP~9, SW[1], SW[2], SW[3], W[2], W[1], ST0, ST1, IR[7], IR[5], IR[6] ; STOP ;
; C ; LC37 ; IR[4], W[2], ST1, SW[3], SW[1], SW[2], ST0, IR[5], IR[6], IR[7] ; LDZ ;
; C ; LC35 ; IR[7], W[2], ST1, SW[3], SW[1], SW[2], ST0, IR[6], IR[4], IR[5] ; LDC ;
; C ; LC39 ; W[1], ST0, SW[3], ST1, SW[1], SW[2] ; STOP~8 ;
; D ; LC49 ; SBUS~17 ; SBUS ;
; D ; LC64 ; IR[6], IR[4], IR[5], IR[7], ST1, SW[3], SW[1], SW[2], ST0, W[2] ; CIN ;
; D ; LC61 ; W[2], ST1, SW[3], SW[1], SW[2], ST0, IR[5], IR[6], IR[4], IR[7] ; S[0] ;
; D ; LC57 ; W[2], IR[4], IR[5], IR[7], ST1, SW[3], SW[1], SW[2], ST0, IR[6] ; S[2] ;
; D ; LC59 ; S~33, W[2], IR[4], IR[7], ST1, SW[3], SW[1], SW[2], ST0, IR[5], IR[6], W[3] ; S[1] ;
; D ; LC53 ; M~11, W[2], IR[4], ST1, SW[3], SW[1], SW[2], ST0, IR[5], IR[6], IR[7], W[3] ; M ;
; D ; LC51 ; ABUS~9, ST1, SW[3], SW[1], SW[2], ST0, W[2], IR[6], IR[5], IR[4], IR[7], W[3] ; ABUS ;
; D ; LC56 ; S~36, W[2], IR[4], IR[7], ST1, SW[3], SW[1], SW[2], ST0, IR[6], IR[5], W[3] ; S[3] ;
; D ; LC58 ; W[2], ST1, SW[3], SW[1], SW[2], ST0, IR[5], IR[6], IR[4], IR[7] ; S~26 ;
; D ; LC52 ; W[2], IR[4], ST1, SW[3], SW[1], SW[2], ST0, IR[5], IR[6], IR[7] ; M~10 ;
; D ; LC50 ; EN_INT, W[1], ST1, SW[3], SW[1], SW[2], ST0 ; ABUS~8 ;
; D ; LC55 ; W[2], IR[4], ST1, SW[3], SW[1], SW[2], ST0, IR[6] ; S~32 ;
; E ; LC75 ; W[2], SW[3], SW[1], SW[2], W[1], ST1, ST0, EN_INT ; SEL[2] ;
; E ; LC79 ; ST1, SW[3], ST0, W[1], EN_INT, IR[4], IR[7], IR[5], IR[6], W[3], SW[1], SW[2] ; SELCTL~10 ;
; E ; LC80 ; SELCTL~11, SW[3], SW[1], SW[2], W[1], W[2] ; SELCTL ;
; E ; LC72 ; IR[4], IR[7], ST1, ST0, IR[5], IR[6], W[3], SW[1], SW[2], SW[3], W[2], W[1] ; SEL[0] ;
; E ; LC65 ; IR[6], IR[4], IR[5], IR[7], ST1, SW[3], SW[1], SW[2], ST0, W[3], W[1] ; MBUS ;
; E ; LC69 ; W[2], IR[4], IR[7], ST1, SW[3], SW[1], SW[2], ST0, IR[5], IR[6] ; LONG ;
; E ; LC73 ; IR[4], IR[7], ST1, IR[5], IR[6], W[3], ST0, SW[3], SW[1], SW[2], W[1], W[2] ; SEL[1] ;
; E ; LC67 ; SW[1], SW[2], SW[3], W[1], ST0, ST1 ; SHORT ;
; E ; LC77 ; W[2], SW[3], SW[1], SW[2], W[1], ST0, ST1, EN_INT ; SEL[3] ;
+-----+------------+------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+----------------+
; Option ; Setting ;
+----------------------------------------------+----------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Security bit ; Off ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+----------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 9.1 Build 222 10/21/2009 SJ Full Version
Info: Processing started: Tue Jul 06 18:52:34 2021
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off nobugCPU -c nobugCPU
Info: Parallel compilation is enabled and will use 4 of the 4 processors detected
Info: Selected device EPM7128SLC84-15 for design "nobugCPU"
Warning: Ignored locations or region assignments to the following nodes
Warning: Node "QD" is assigned to location or region, but does not exist in design
Warning: Macrocell buffer inserted after node "SBUS~17"
Info: Quartus II Fitter was successful. 0 errors, 3 warnings
Info: Peak virtual memory: 191 megabytes
Info: Processing ended: Tue Jul 06 18:52:35 2021
Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:00